ЗУ с двумерной адресацией

При необходимости побитовой записи-считывания информации применяют структуру памяти с двумерной адресацией (рис. 8.2.).

Данная структура содержит матрицу ЭЗЭ, статический регистр адреса, дешифраторы строки и столбца, усилители записи и считывания, входной и выходной буферные триггеры.

Однако, в отличие от схемы рис. 8.1, каждый ЭЗЭ матрицы содержит не один, а два вывода разрешения работы (CS1 и CS2). При этом информационные выводы p1 и р2 являются обратимыми, т. е. позволяют как записывать так считывать информацию. Для выбора нужной ячейки на оба входа CS необходимо подать акгивные логические уровни.

Рис. 8.2. Структурная схема ЗУ с двумерной адресацией

Цепи управления матрицей ЭЗЭ обеспечивают реализацию одного из трех режимов работы:

· хранения, при котором ЭЗЭ отключены от входа и выхода ИС;

· чтения, при котором информация из ЭЗЭ, выбранного по соответствующему адресу, выдается на выход ИС;

· записи, при которой информация со входа ИС записывается по указанному адресу.

Каждому ЭЗЭ матрицы присваивается определенный адрес, поиск которого производится указанием номеров соответствующих строки и столбца. Эти номера формируются на выходах дешифраторов. Адрес ЭЗЭ в виде двоичного числа принимается по адресной шине регистром адреса. Число разрядов регистра адреса однозначно связано с объемом памяти ИС. Число строк и столбцов матрицы ЭЗЭ обычно выбирается равным целой степени числа2,причем общий объем памяти определяется произведением числа строк на число столбцов:

;

где n=n1+n2 - число разрядов регистра адреса.

так как в этом случае организация памяти , то для доступа ко всей хранящейся информации необходимо 10-разрядное адресное слово (А9...А0), т. е. n=10. Если выбрать n1+n2=5, то число строк и столбцов будет равно 32 и матрица ЭЗЭ будет квадратной.

Разряды регистра адреса делятся на две группы: одна (n1) определяет двоичный адрес строки (RA), другая (n2) —двоичный адрес столбца (СА). Каждая группа разрядов адреса подается на соответствующий дешифратор (строк и столбца). Выходные сигналы дешифраторов выбирают требуемый ЭЗЭ из матрицы.

При чтении (WR/RD=1) содержимое этой ячейки через усилитель считывания выводится в выходной триггер.

Режим записи устанавливается путём подачи в усилитель записи сигнала разрешения записи (=0) Этот сигнал открывает усилитель записи, и бит входной информации поступает на внутреннюю шину ИС, с которой переписывается в выбранный по соответствующему адресу ЭЗЭ.

Указанные процессы считывания-записи могут осуществляться только в случае, если на вход CS, соединенный с входом стробирования дешифратора строки, подан разрешающий сигнал. Обычно это сигнал лог. 0. При отсутствии этого сигнала работа дешифратора строки блокируется, что эквивалентно запрещению выборки ЭЗЭ по указанному адресу. В этом случае ИС находится в режиме хранения информации, и ее выходы отключены от матрицы ЭЗЭ.

Рассмотренная организация памяти обеспечивает хранение кодовых слов, т. е. заданному адресу соответствует один бит информации. Использование метода двумерной адресации позволяет максимально упростить схему ИС, что при заданной площади кристалла является предпосылкой получения максимально больших объемов памяти.

Дата добавления: 2014-03-11; просмотров: 411; Нарушение авторских прав

Мы поможем в написании ваших работ!